职位说明： • 管理团队开发ASIC的IP（知识产权模块）。 • 分析IP的初始需求，编写技术规格，研究和开发有效的解决方案，评估工作量。 • 开发IP的微架构（接口和系统IP）。管理RTL团队设计新IP的RTL并支持现有IP。 • 参与制定IP验证计划。与UVM验证团队合作。 • 指导原型设计领域的专家。将现有的ASIC RTL适配到FPGA。 • 确保每个IP都经过一致性检查、可综合性和满足性能、面积和功耗要求。 • 开发IP的技术文档。 • 与物理设计团队合作。为IP开发时序约束。 要求： • 集成电路专业本科或以上学历。 • 至少3年ASIC开发团队管理经验。 • 熟悉微处理器系统架构。 • 了解ASIC设计流程及每个阶段的完成标准。 • 英语读写熟练，具备口语能力者优先。 • 精通Verilog，熟悉原语和公认的IP块设计方法。了解时钟域交叉的实现原理。 • 熟悉SystemVerilog，了解UVM方法。具备FPGA原型设计经验。熟悉原型工具及其功能。 • 了解使用ASIC开发工具（CAD）进行IP时序和资源优化的原理。